Am vergangenen Mittwoch fand das Kick-Off-Meeting für unser neues BMBF-Projekt DI-GATE-V statt. Zusammen mit der Cologne Chip AG werden wir eine Familie von RISC-V-basierten Prozessoren implementieren, die für FPGAs, insbesondere für den GateMate, optimiert sind. Wir planen, neue Mechanismen für die Durchführung von Registerbalancing während der Synthese und Place&Route einzuführen, um den GateMate FPGA Design Flow, der auf der Yosys Open Synthesis Suite basiert, zu verbessern.
Vor einigen Wochen hatten wir auch die Gelegenheit, das DI-GATE-V Projekt auf der Kick-off Veranstaltung Chipdesign Germany an der Leibniz Universität Hannover vorzustellen.
